技术对决 NOR闪存Vs NAND闪存

核心提示： 点击查看大图NAND闪存的阵列模型，与传统的DRAM截然不同，技术对决 NOR闪存Vs NAND闪存(2)，图为8bit位宽128Mbit芯片（点击放大）看到NAND的设计是不是很希奇？NAND引入了存储页面（Page）的概念，而每一页面的真实数据容量都是512字节的倍数，所以在某些文档中

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NAND闪存的阵列模型，与传统的DRAM截然不同，图为8bit位宽128Mbit芯片（点击放大）看到NAND的设计是不是很希奇？NAND引入了存储页面（Page）的概念，而每一页面的真实数据容量都是512字节的倍数。目前2Gbit以下容量的NAND闪存大多是512字节的页面容量（老的产品是256字节），2Gbit或以上容量的NAND闪存则将页容量扩大到2048字节（2KB，部分1Gbit产品也采用了2KB的页容量）。不过，事实上，每个页面还包括了相应的ECC校验数据。512字节时需要16个字节校验码（页面总容量528字节），2048时则需要64字节的校验数据（总页面容量为2112字节）。之所以这样（真实数据容量是512字节的倍数），是因为NAND的设计在很大程度上受到了硬盘的影响。因为在设计之初，东芝就是为了让NAND闪存能在某些场合取代硬盘作为存储设备，从而对硬盘的扇区设计进行了兼容。我们知道，硬盘的扇区容量就是512字节，而且硬盘上每个扇区也都有自己额外的校验数据区，这些都被NAND所借鉴了。 存取设计的异同 NAND闪存的存储单元可以分为页和块（Block），每个块包含32个页面（2KB页容量时，就是64个页面），存储阵列包含多少个块则视容量而定，比如128Mbit时就是1024个块，4Gbit时就是4096个块（此时的页容量为2KB）。由于在架构上与DRAM很相似，NOR的寻址与传统DRAM也很像，分为逻辑Bank地址（假如是单Bank架构就没有）、行地址和列地址，一个时钟周期内全部搞定。而NAND则与Rambus DRAM的寻址方式相似，在寻址时NAND通过8条数据I/O接口传输地址信息包，即使是16bit的芯片也是只使用8位用于地址信息的传输，视芯片容量要占用3至4个时钟周期。虽然在DRAM方面也有页面一说（等同于行），但它从来没有像NAND这样将其定义为一个基本的存储单元，因此在寻址时页面也就变成了一个重要的地址信息。NAND的地址信息包括列地址（页面中的起始操作地址）、块地址和相应的页面地址，由于芯片内的总页面数为“每块的页面数X块数”（如有1024个块，每块32个页面，就意味着共有32768个页面），所以在某些文档中，页面也被称为“行”，这样寻址的信息也就可以减化为行与列地址。