AIX 5L 性能优化，第 1 部分: 监视 CPU

核心提示： 增强的内存子系统 改进的 L1 缓存设计 新的替换算法（LRU 与 FIFO） 更大的 L2 缓存 1.9 MB，10 路集相关 改进的 L3 缓存设计 允许 L2 缓存更高的未命中率 避免在芯片结构之间通信 芯片上 L3 目录和内存控制器 芯片上 L3 目录可以减少发生 L2 未命中之后

增强的内存子系统

改进的 L1 缓存设计

新的替换算法（LRU 与 FIFO）

更大的 L2 缓存

1.9 MB，10 路集相关

改进的 L3 缓存设计

允许 L2 缓存更高的未命中率

避免在芯片结构之间通信

芯片上 L3 目录和内存控制器

芯片上 L3 目录可以减少发生 L2 未命中之后的离片延迟

改进的预取算法

增强的性能

SMT

对微分区的硬件支持

也许 POWER5 处理器的最重要创新包括对微分区和 SMT 的支持，这同样需要得到 AIX 5L Version 5.3 的支持。微分区提供在多个分区之间共享单个处理器的能力。这些分区被称为共享处理器分区。当然，基于 POWER5 的系统继续支持具有专用处理器的分区，这类分区不与其他分区共享单个物理处理器。

在共享分区环境中，POWER Hypervisor 为共享分区调度和分配来自一组物理处理器的处理器权限。该物理处理器集合被称为共享处理器池。处理器权限在每轮 Hypervisor 的调度循环中进行分配。在每个轮次中，分区消耗或放弃被授予的处理器权限。图 1 显示了在微分区环境中的共享和专用分区的示例。

图 1. 在微分区环境中的共享和专用分区的示例

SMT

SMT 能够在单个物理处理器上并行调度来自多个硬件线程的指令。在 AIX 5L Version 5.3 中，使用一个物理处理器创建的专用分区实际上被默认配置为逻辑 2 路。从本质上讲，两个硬件线程实际上可以同时在一个物理处理器中运行。虽然存在一些独立环境，在其中调整 SMT 可能对性能造成负面影响，但是 SMT 在大多数情况下都是最佳选择，特别是在整体吞吐量比单个线程的吞吐量更重要时。作为 POWER5 的独特双核设计和对 SMT 支持的结果，一个 POWER5 芯片对于操作系统实际上表现为 4 路微处理器。使用 SMT 技术的处理器可以在单个周期中发出多个来自不同代码路径的指令。图 2 是 DCM 的图示，清晰地显示了 SMT 和芯片自身的关系。